第71屆電氣電子工程師學(xué)會（IEEE）國際電子器件會議（International Electron Devices Meeting，IEDM）于12月6至10日在美國舊金山舉行。山東大學(xué)信息科學(xué)與工程學(xué)院陳杰智教授團(tuán)隊四篇研究論文在大會發(fā)表，研究工作由山東大學(xué)、新加坡國立大學(xué)與中國科學(xué)院微電子研究所等單位合作完成。

入選論文包括：《Imprint-centric Retention Loss in HfO₂-baed Ferroelectric Thin Films: Charge-assisted Defect Migration and Trap Neutralization Strategy》（山東大學(xué)博士生李曉鵬與竇小禹為共同第一作者），《First Demonstration of BEOL-compatible Stacked Nanosheet FeFETs Achieving Enhanced Area Efficiency and Record Memory Window》（山東大學(xué)博士生馮揚(yáng)與新加坡國立大學(xué)博士生王嘯林為共同第一作者），《Sub-10 nm Fully Atomic-Layer-Deposited MFM Stack with Enhanced Reliability: Record-lowI_leakageand Record-highE_BDin 3 nm Ferroelectric HZO》（新加坡國立大學(xué)博士生王嘯林與山東大學(xué)博士生馮揚(yáng)為共同第一作者）和《Voltage-Driven HZO/Pt-nanocluster-based Magnetoelectric Devices with Low Thermal-Budget (400 ℃) and Ultra-Low Energy Consumption》（中科院微電子所博士生龔帥宇、博士后李彥如與山東大學(xué)博士生李曉鵬為共同第一作者）。

隨著人工智能、大模型和高性能計算的迅猛發(fā)展，現(xiàn)代計算體系在算力、能效和集成度方面正面臨前所未有的挑戰(zhàn)。傳統(tǒng)馮·諾依曼架構(gòu)因處理器與存儲器物理分離，長期受限于“存儲墻”引發(fā)的帶寬瓶頸和高能耗等問題，難以支撐人工智能應(yīng)用對海量數(shù)據(jù)高效處理的需求。為突破這一結(jié)構(gòu)性瓶頸，新型非易失性存儲器和三維集成技術(shù)成為了后摩爾時代高能效計算的關(guān)鍵研究方向。上述四篇論文圍繞新型鉿基鐵電存儲器可靠性機(jī)理、低功耗邏輯器件設(shè)計等前沿領(lǐng)域展開研究，具體內(nèi)容如下：

• 新型鉿基鐵電薄膜因其高速度、低功耗和良好的CMOS兼容性，近年來備受學(xué)術(shù)界與工業(yè)界關(guān)注，是后摩爾時代三維集成存儲技術(shù)的關(guān)鍵材料之一。然而，保持特性作為存儲器關(guān)鍵性能指標(biāo)，其退化的物理機(jī)制還不明確，尚缺乏系統(tǒng)的理論模型與有效的調(diào)控策略。針對該問題，課題組系統(tǒng)研究了新型鉿基鐵電薄膜在寬溫區(qū)的保持行為，揭示了保持損耗與印記效應(yīng)的本征關(guān)聯(lián)，首次提出溫度激活印記模型并發(fā)展了高精度鐵電芯片壽命預(yù)測技術(shù)，并基于其退化物理基礎(chǔ)設(shè)計了針對性優(yōu)化策略。該工作建立了從測試表征到原子尺度機(jī)制的統(tǒng)一模型，為高可靠性鉿基鐵電器件的集成設(shè)計提供了新思路。論文由山東大學(xué)信息科學(xué)與工程學(xué)院獨立完成，2023級碩博連讀生李曉鵬與2025級碩博連讀生竇小禹為共同第一作者，陳杰智教授與武繼璇研究員為共同通訊作者。

鉿基鐵電薄膜保持特性分析

• 當(dāng)鉿基鐵電薄膜厚度縮減至亞4nm尺度時，鐵電性快速衰減、漏電顯著增大、擊穿電場下降等問題成為限制進(jìn)一步微縮器件尺寸的核心瓶頸。針對該問題，課題組聯(lián)合新加坡國立大學(xué)龔蕭教授團(tuán)隊，共同開展了超薄鐵電器件的系統(tǒng)性研究，制備了全ALD工藝集成的9 nm厚度的金屬–鐵電–金屬堆疊結(jié)構(gòu)（3nm TiN/3nm HZO/3nm TiN），實現(xiàn)了多項關(guān)鍵性能指標(biāo)的重大突破：低矯頑電壓（2Vc< 0.65 V）、極低漏電密度（<10^-3A/cm²@3 MV/cm）、超高擊穿電場（E_BD> 9.5 MV/cm）以及超過10¹¹次循環(huán)的耐久度，綜合性能達(dá)到當(dāng)前國際上3 nm鐵電薄膜的最佳水平。該成果為未來超高密度、超低功耗的三維鐵電存儲芯片發(fā)展奠定了重要基礎(chǔ)，并因此獲得了2025 IEDM Best Student Paper Award提名。新加坡國立大學(xué)博士生王嘯林和山東大學(xué)信息科學(xué)與工程學(xué)院2021級直博生馮揚(yáng)為共同第一作者，陳杰智教授和新加坡國立大學(xué)龔蕭教授為共同通訊作者。

超薄9 nm MFM結(jié)構(gòu)鐵電電容性能分析

• 針對目前氧化物半導(dǎo)體溝道FeFET面臨的擦除能力弱、存儲窗口不足以及單層溝道結(jié)構(gòu)難以滿足結(jié)構(gòu)縮放等瓶頸，課題組與新加坡國立大學(xué)龔蕭教授團(tuán)隊從“三維堆疊FeFET架構(gòu)創(chuàng)新”角度切入，首次提出并制備了后段工藝兼容的三層堆疊納米片3D FeFET架構(gòu)。該工作通過將三層氧化物半導(dǎo)體溝道與鐵電介質(zhì)薄膜集成，構(gòu)建了MFMIS（金屬-鐵電-金屬-介質(zhì)層-半導(dǎo)體）三維結(jié)構(gòu)，解決了傳統(tǒng)氧化物半導(dǎo)體溝道FeFET擦除能力弱與存儲窗口不足的問題，在HZO薄膜上實現(xiàn)了超過4 V的超大存儲窗口。同時，多層堆疊結(jié)構(gòu)使溝道面積較平面器件減少超過80%，并在50 nm超短溝道器件中仍保持電學(xué)特性穩(wěn)定，器件耐久性超過3×10¹⁰次，展現(xiàn)出優(yōu)異的可靠性與可縮放性。該研究突破了BEOL FeFET架構(gòu)在密度、能效和工藝兼容性方面的限制，為實現(xiàn)大規(guī)模、低功耗、高能效的單片3D集成存儲與計算系統(tǒng)提供了新的技術(shù)路徑。山東大學(xué)信息科學(xué)與工程學(xué)院2021級直博生馮揚(yáng)和新加坡國立大學(xué)博士生王嘯林為共同第一作者，陳杰智教授與新加坡國立大學(xué)龔蕭教授為共同通訊作者。

三維堆疊納米片鐵電晶體管及關(guān)鍵性能

• 目前，傳統(tǒng)電流驅(qū)動式自旋器件普遍面臨高能耗問題，而電壓驅(qū)動磁電器件雖具備超低寫入能耗優(yōu)勢，卻在CMOS工藝兼容性方面面臨襯底材料與加工溫度等挑戰(zhàn)。圍繞這一問題，課題組與中國科學(xué)院微電子研究所等單位聯(lián)合開發(fā)出一種基于“鉿基鐵電-Pt/Co納米團(tuán)簇”結(jié)構(gòu)的新型磁電器件。該器件通過Pt納米團(tuán)簇對Co-O鍵合行為及鉿基鐵電層中氧遷移過程的精細(xì)調(diào)控，實現(xiàn)了低能耗的電壓驅(qū)動磁反轉(zhuǎn)。該成果為構(gòu)建CMOS兼容的低功耗磁電邏輯與存儲集成技術(shù)提供了重要支撐。中科院微電子所博士生龔帥宇、博士后李彥如與山東大學(xué)信息科學(xué)與工程學(xué)院2023級碩博連讀生李曉鵬為共同第一作者，武繼璇研究員與中科院微電子所楊美音副研究員、羅軍研究員為共同通訊作者。

鉿基鐵電-Pt/Co納米團(tuán)簇磁電器件示意圖

上述研究工作得到了國家科技部重點研發(fā)計劃項目，國自然重點項目、重大研究計劃項目、青年學(xué)生基礎(chǔ)項目（博士生）和國家公派留學(xué)基金等科研項目的資助。

IEDM始于1955年，是全球報道半導(dǎo)體及電子器件領(lǐng)域最新的科技、設(shè)計、制造、物理及建模的主要論壇，也是世界半導(dǎo)體產(chǎn)業(yè)界各知名企業(yè)和學(xué)術(shù)機(jī)構(gòu)報告其最新研究成果和技術(shù)突破的主要窗口和平臺。IEDM影響力巨大，與IEEE Symposium on VLSI Technology（即“集成電路技術(shù)國際會議”）并列為微電子器件領(lǐng)域中權(quán)威性最高的兩個頂級會議，每年Intel、IBM、Samsung和TSMC等國際知名半導(dǎo)體公司都在IEDM大會上發(fā)布各自最新研究進(jìn)展。